ASIC projekt VGA porten på Spartan3E 1.VGA Porten 2.Timing 3.Opbygning af FPGA 4.Opbygning af VHDL kode 5.Clock divider kode.

Præsentationer af emnet: "ASIC projekt VGA porten på Spartan3E 1.VGA Porten 2.Timing 3.Opbygning af FPGA 4.Opbygning af VHDL kode 5.Clock divider kode."— Præsentationens transcript:

1 ASIC projekt VGA porten på Spartan3E 1.VGA Porten 2.Timing 3.Opbygning af FPGA 4.Opbygning af VHDL kode 5.Clock divider kode

2 VGA porten

3 Timing

4 Afprøvning af timing HS (T S ) VS (T pw ) HS (T S )

5 Opbygning af FPGA Configurable Logic Blocks (CLB) Input/output blocks (IOBs) ▫Kontrollere dataflow fra intern til i/o pins Block RAM ▫18Kbit data opbevaring Multiplier ▫2 18 bit tal udregner produktet Digital Clock Manager (DCM) ▫Dividere ▫Multiplicere ▫Fasedreje

6 Configurable Logic Blocks CLB ▫4 stykker ▫Hvert stykke 2 LUT og 2 FF ▫Højre og venstre SLICEM ▫Venstre ▫Logiske og Memory funktioner SLICEL ▫Høj ydelse ▫Billig ▫Lille

7 Look up tabel I0I1I2I3O 00001 00010 00110 ……………

8 Slices Multiplexers sætter flere LUTs sammen

9 VHDL program Clockdivider HS sync tæller VS sync tæller (Linje tæller) if(COU > 0) and (COU <= H_Tpw) then --Tpw 96 clocks HS <= '0'; else HS <= '1'; end if;

10 Clock divider process(clk_50Mhz) Begin if (clk_50Mhz'event and clk_50Mhz = '1') then clk_t <= not (clk_t); end if; end process;

11 Det virkede